次世代のパワー半導体デバイスとして開発が進められているSiCパワーMOSFETの内部には、SiO2/SiC界面という構造が存在します。この界面に高密度の欠陥（界面準位）が発生するため、電子移動度が極端に低下し、デバイスの損失が増大してしまいます。これまで我々は、SiO2/SiC構造にリンやボロンなどの異原子を導入することで界面準位を低減し、電子移動度を大幅に改善できることを明らかにしてきました。現在は、フッ素をはじめとする新たな元素の導入プロセスや、ALD・CVDによる絶縁膜形成技術によって、界面欠陥そのものを作り分けることを目指しています。
本研究室は、SiC MOSキャパシタを作製する設備と電気特性評価装置を自前で有しており、新規酸化手法によるデバイス作製からプロセス開発までを研究室内で行えます。また、外部機関と協力し、オリジナルなSiC MOSFETの作製にも取り組んでいます。
パワー半導体の特性を制限している界面の欠陥は、直接見ることができません。そのため、電気的な測定を通して間接的に捉える必要がありますが、測定方法によって見えている欠陥が異なり、結果の解釈も一意には定まりません。本研究室では、多周波C-V測定、コンダクタンス法、チャージポンピング法などを組み合わせ、マイクロ秒から数百秒に至る幅広い時間スケールで界面電荷の応答を捉えます。
たとえば、市販のSiC MOSFETでは、ゲートに負電圧を加えた際にしきい値電圧が変動する問題が知られていますが、これを正確に測定する技術は長らく存在しませんでした。当研究室では、On-the-fly法をはじめとする独自の評価手法を開発し、この現象を捉えています。測定装置の制御プログラムから解析コードまでを自作することで、市販の装置と定型解析だけでは到達できない測定を実現し、他のグループが報告していない現象を捉えることを目指します。
測定で得られたデータは、そのままでは界面の姿を教えてくれません。データの背後にある物理を、モデルによって解き明かす必要があります。現在市販されているSiC MOSFETの性能は、材料の物性値から期待される値をはるかに下回っており、特にチャネル移動度の低さが大きな課題です。本研究室では、Pythonによる物理モデルと逆解析を用いて、界面準位や界面近傍酸化膜トラップといった欠陥を定量的に区別し、移動度低下や特性変動の原因を突き止めます。
AIによる解析やデータサイエンスの手法を取り入れ、デバイス特性の変動を予測できる物理モデルの構築を目指します。既存の評価法についても、その前提が本当に成り立っているのかを検証することを、研究の出発点としています。
３研究室が共同で使用している半導体プロセス用の実験室です。イエロールーム仕様となっており、半導体チップの洗浄や、RIEを用いた微細加工などのプロセス実験を行っています。
３研究室が共同で使用している半導体デバイスの電気特性評価室です。作製した半導体チップのC-V特性やI-V特性などを測定し、絶縁膜や界面、デバイスの電気的性質を評価しています。
アルミフレームを用いて研究室内で自作した実験スペースです。主に、熱処理炉などの自作装置や真空蒸着装置を設置しており、絶縁膜形成や電極形成などのプロセス実験を行っています。
私たちの研究室では、市販の装置を使って測定するだけでなく、研究に必要な装置や測定系を自分たちで設計・構築することを大切にしています。
半導体研究では、装置の内部で何が起きているのかを理解することが重要です。真空、ガス流量、バルブ、温度制御、プラズマ、電気回路、計測、プログラミングなど、一つの装置には電気電子工学のさまざまな知識が詰まっています。
自分で装置を作ると、単に「使い方」を覚えるだけではなく、
を自分で考えるようになります。
研究で本当に新しいことをしようとすると、必要な装置が市販されていないこともあります。そのときに「装置がないからできない」で終わるのではなく、必要なら自分たちで作る。測れないものがあれば、測る方法から考える。 それが私たちの研究スタイルです。
現在も、ALD・プラズマプロセス装置の制御系や、高速な半導体界面欠陥評価のための測定系などを学生の研究テーマとして構築しています。
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